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linux系统下用cadence和synopsys的软件，完成新片的布局布线，使其timing及 drc clean。

项目介绍
UMC28nm制成。完成其12P5T的和9P5T的IP_Macro 部分。独立完成在Cadence的EDA工具中的FloorPlan,PowerPlan,PlaceDesign ,CTS,Route,及在prime time 中的timing,drv验证，解决后期DRC问题。期间还有进行conformal验证。
我的职责

项目介绍
1P6M1T 110nm制成，独立完成在Cadence的EDA工具中的FloorPlan,PowerPlan,PlaceDesign ,CTS,Route,及在prime time 中的timing,drv验证，解决后期DRC问题。期间还有进行conformal验证。
我的职责

熟练使用Cadence EDA软件进行布局布线和时序分析。
简单的caliber验证及DRC修理。
熟练使用Prime Time 修timing及与Cadence 软件间的转换。
良好的数电模电基础,熟练分析解决时序问题。
熟练使用startrc抽取spef文件。
会简单的进行conform compere ,并修理。
单独|合作，完成110～28nm制成的六层metal和八层metal项目。
看懂Verilog,tcl,c程序，会简单的tcl编程。
熟练使用Linux和windows系统及各种办公软件。
项目期间整理日常资料和随时心得，项目结束后进行归纳总结。
良好的学习能力与团队沟通合作能力。