姓名： 简历本
性别： 男
年龄： 27岁
经验： 2年
手机： 150****2315
邮箱： 379926****@qq.com
意向： 集成电路IC设计/应用工
学历： 硕士
| 教育背景 |
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2015/09 - 至今
简历本大学
硕士 - 电路与系统
主修课程：尽量填写和应聘岗位相关的主修课程
成绩排名：成绩优异的话可在这里填写成绩排名及GPA信息 |
| 工作经历 |
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2017/08 - 至今
简历本管理咨询有限公司
集成电路IC设计/应用工程师
soc验证
2016/03 - 2017/06
简历本信息技术有限公司
其他
大学助教：讲解Modelsim的基本使用，答疑，指导本科生完成课内实验和课程设计工作。指导verilog代码的编写规范，测试方式，解决Modelsim的安转问题及Modelsim在Windows中的常见问题。
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| 项目经历 |
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2016/08 - 2017/07
DTMB系统中3780点FFT IP核优化设计与实现
职责/工具
项目介绍
根据DTMB系统标准设计DTMB系统中的3780点FFT IP核，在FFT设计中加入CORDIC算法，用于实现FFT IP核中的复数乘法器。其中使用的CORDIC算法经过进一步改进，并发表相应论文，改进后的CORDIC算法迭代次数进一步减少。在FFT IP设计中使用Rader、Winogard算法结合，对架构进一步设计优化。最终设计的FFT IP核不需要乘法器，进一步减少资源消耗。设计FPGA硬件取模运算电路（非基2取模运算），设计FPGA中pingpang RAM。 我的职责 在该项目中独立完成以下内容：1、DTMB系统分析研究；2、非基-2FFT算法研究；3、CORDIC算法改进；4、FFT IP架构优化；5、Verilog代码编写；6、Modelsim仿真；7、Matlab分析Modelsim数据。
2016/07 - 2016/09
免缩放因子CORDIC算法的改进及FPGA实现
职责/工具
项目介绍
负责算法改进，Verilog HDL代码编写，Modelsim 仿真，Matlab程序编写，Matlab对Modelsim仿真数据进分析。 我的职责 免缩放因子算法改进优化，独立完成Verilog HDL代码编写，使用Matlab对代码仿真数据分析，与Matlab自带函数对比，证明改进后的算法可行。
2016/03 - 2016/05
基于CORDIC算法相位、频率实时可调的DDS实现
职责/工具
项目介绍
以CORDIC算法为基础，使用FPGA产生相位可以调节、频率可以调节的正余弦信号。并完成了Modelsim仿真测试和Quartus的资源利用测试。 我的职责 设计CORDIC算法架构，设计基于CORDIC算法的sin、cos函数产生器的架构，实现DDS。最终实现相位可以调解，频率可以调节的sin信号发生器。从算法的选择到架构设计，verilog代码编写，代码测试都是自己独立完成。quartus ii综合处资源的利用率有所减少，芯片内部ROM的使用为零。 |
| 自我评价 |
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1、熟悉verilog、TCL语言，了解VHDL、SystermVerilog语言；
2、熟悉linux操作系统，shell脚本，makefile； 3、熟悉Quartus II、ISE、Modelsim、verdi的使用； 4、熟悉ASIC/FPGA开发流程，Design Compiler，熟悉UVM验证架构； 5、熟悉FFT、FIR、AES算法，了解LDPC算法，了解UART协议、VGA驱动。 |
